Verilog

概要

Verilog HDL是一种广泛应用于数字系统设计和验证的硬件描述语言。它在语法上类似于C语言，以其灵活性和广泛的工业支持著称，特别是在ASIC和FPGA设计领域拥有极高的占有率。

主要内容：研究基于模块 (Module) 的层次化设计，包括连续赋值语句 (assign)、过程块 (always/initial)、阻塞与非阻塞赋值的逻辑差异，并涵盖测试平台的编写。

作为工业界最主流的硬件语言，Verilog 是进行ASIC 设计和FPGA 开发的首选。熟练掌握Verilog是使用Xilinx Vivado和Intel Quartus等主流EDA工具进行高效开发的前提。